Copyright 1986-2017 Xilinx, Inc. All Rights Reserved.
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| Tool Version : Vivado v.2017.2 (lin64) Build 1909853 Thu Jun 15 18:39:10 MDT 2017
| Date         : Sun Feb 10 12:38:44 2019
| Host         : athome running 64-bit Ubuntu 16.04.5 LTS
| Command      : report_control_sets -verbose -file sys_w11a_b3_control_sets_placed.rpt
| Design       : sys_w11a_b3
| Device       : xc7a35t
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Control Set Information

Table of Contents
-----------------
1. Summary
2. Flip-Flop Distribution
3. Detailed Control Set Information

1. Summary
----------

+----------------------------------------------------------+-------+
|                          Status                          | Count |
+----------------------------------------------------------+-------+
| Number of unique control sets                            |   235 |
| Unused register locations in slices containing registers |   558 |
+----------------------------------------------------------+-------+


2. Flip-Flop Distribution
-------------------------

+--------------+-----------------------+------------------------+-----------------+--------------+
| Clock Enable | Synchronous Set/Reset | Asynchronous Set/Reset | Total Registers | Total Slices |
+--------------+-----------------------+------------------------+-----------------+--------------+
| No           | No                    | No                     |             557 |          313 |
| No           | No                    | Yes                    |               0 |            0 |
| No           | Yes                   | No                     |             270 |          164 |
| Yes          | No                    | No                     |             707 |          306 |
| Yes          | No                    | Yes                    |               0 |            0 |
| Yes          | Yes                   | No                     |            1164 |          519 |
+--------------+-----------------------+------------------------+-----------------+--------------+


3. Detailed Control Set Information
-----------------------------------

+---------------------------+----------------------------------------------------------------+-------------------------------------------------------------+------------------+----------------+
|        Clock Signal       |                          Enable Signal                         |                       Set/Reset Signal                      | Slice Load Count | Bel Load Count |
+---------------------------+----------------------------------------------------------------+-------------------------------------------------------------+------------------+----------------+
|  GEN_CLKALL/GEN_CLK0/CLK0 | IBDR_SYS/RL11.RLA/out[3]                                       | SYS70/W11A/SEQ/R_SSR0_reg[seg_mode][0]                      |                1 |              1 |
|  GEN_CLKALL/GEN_CLK0/CLK0 | IBDR_SYS/RL11.RLA/n[gshs]                                      | SYS70/W11A/SEQ/R_SSR0_reg[seg_mode][0]                      |                1 |              1 |
|  GEN_CLKALL/GEN_CLK0/CLK0 | RLINK/CORE/RL/out[0]                                           |                                                             |                1 |              1 |
|  GEN_CLKALL/GEN_CLK0/CLK0 | SYS70/RB2CP/out[0]                                             |                                                             |                2 |              2 |
|  GEN_CLKALL/GEN_CLK1/CLK1 |                                                                | RLINK/SERPORT/RXFIFO/RW_SIZEW0                              |                1 |              2 |
|  GEN_CLKALL/GEN_CLK0/CLK0 | SYS70/W11A/VMBOX/MMU/SADR/SDR_AIB/SDR_AIB_WE                   |                                                             |                1 |              2 |
|  GEN_CLKALL/GEN_CLK0/CLK0 | SYS70/W11A/SEQ/out[12]                                         |                                                             |                3 |              3 |
|  GEN_CLKALL/GEN_CLK0/CLK0 | IBDR_SYS/IIST.I0/n[msk_im]                                     | SYS70/W11A/SEQ/R_REGS_reg[acr_ac][3][0]                     |                1 |              4 |
|  GEN_CLKALL/GEN_CLK0/CLK0 | IBDR_SYS/IIST.I0/n[mtc_dsbt]                                   | SYS70/W11A/SEQ/R_REGS_reg[acr_ac][3][0]                     |                1 |              4 |
|  GEN_CLKALL/GEN_CLK0/CLK0 | IBDR_SYS/IIST.I0/n[mtc_mttp]                                   | SYS70/W11A/SEQ/R_REGS_reg[acr_ac][3][0]                     |                1 |              4 |
|  GEN_CLKALL/GEN_CLK0/CLK0 | IBDR_SYS/KW11P.I0/R_REGS[d2cnt][3]_i_1_n_0                     |                                                             |                1 |              4 |
|  GEN_CLKALL/GEN_CLK0/CLK0 | IBDR_SYS/RL11.RLA/MEM_0/E[0]                                   | SYS70/W11A/SEQ/R_SSR0_reg[seg_mode][0]                      |                2 |              4 |
|  GEN_CLKALL/GEN_CLK0/CLK0 | IBDR_SYS/IIST.I0/n[ste_sbe]                                    | SYS70/W11A/SEQ/R_REGS_reg[acr_ac][3][0]                     |                1 |              4 |
|  GEN_CLKALL/GEN_CLK0/CLK0 | IBDR_SYS/RL11.RLA/out[0]                                       | SYS70/W11A/SEQ/R_SSR0_reg[seg_mode][0]                      |                3 |              4 |
|  GEN_CLKALL/GEN_CLK1/CLK1 | RLINK/SERPORT/XONTX/n[oval]12_out                              | RLINK/SERPORT/UART/AB/SR[0]                                 |                1 |              4 |
|  GEN_CLKALL/GEN_CLK0/CLK0 | BRAM_CTL/FSM_onehot_R_REGS[state][3]_i_1__6_n_0                | SYS70/RB2CP/SR[0]                                           |                1 |              4 |
|  GEN_CLKALL/GEN_CLK0/CLK0 | BRAM_CTL/R_REGS[cellwe][3]_i_1_n_0                             | SYS70/RB2CP/SR[0]                                           |                2 |              4 |
|  GEN_CLKALL/GEN_CLK0/CLK0 | IBDR_SYS/DEUNA.XUA/n[pr0pcmd]                                  |                                                             |                1 |              4 |
|  GEN_CLKALL/GEN_CLK0/CLK0 | SMRB.I0/SMRB/FSM_onehot_R_REGS[state][3]_i_1__5_n_0            |                                                             |                1 |              4 |
|  GEN_CLKALL/GEN_CLK0/CLK0 | SYS70/CACHE/FSM_onehot_R_REGS[state][3]_i_1__2_n_0             | SYS70/RB2CP/SR[0]                                           |                1 |              4 |
|  GEN_CLKALL/GEN_CLK0/CLK0 | SYS70/W11A/SEQ/R_REGS_reg[lcnt][0]                             | IBDR_SYS/KW11P.I0/R_REGS[lcnt][4]_i_1_n_0                   |                2 |              4 |
|  GEN_CLKALL/GEN_CLK0/CLK0 | SYS70/W11A/SEQ/R_REGS_reg[rdlycnt][4]                          | SYS70/RB2CP/R_REGS_reg[rdlycnt][4]                          |                2 |              4 |
|  GEN_CLKALL/GEN_CLK0/CLK0 | SYS70/W11A/SEQ/R_REGS_reg[tcnt][1]                             | SYS70/W11A/SEQ/R_REGS_reg[tcnt][4]                          |                2 |              4 |
|  GEN_CLKALL/GEN_CLK0/CLK0 | GEN_CLKALL/DIV_CLK0/CE0_MSEC                                   | IBDR_SYS/RK11.RKA/R_REGS_reg[ibsel]0                        |                3 |              4 |
|  GEN_CLKALL/GEN_CLK0/CLK0 | GEN_CLKALL/DIV_CLK0/CE0_MSEC                                   |                                                             |                1 |              4 |
|  GEN_CLKALL/GEN_CLK0/CLK0 | SYS70/W11A/SEQ/R_PSW_reg[cc][0]_0[0]                           |                                                             |                4 |              4 |
|  GEN_CLKALL/GEN_CLK0/CLK0 | SYS70/W11A/SEQ/R_REGS_reg[d1cnt][0][0]                         |                                                             |                2 |              4 |
|  GEN_CLKALL/GEN_CLK0/CLK0 | RLINK/CORE/RL/n[stat]                                          |                                                             |                1 |              4 |
|  GEN_CLKALL/GEN_CLK0/CLK0 | SYS70/W11A/VMBOX/MMU/SADR/SDR_LOW/SDR_LOW_WE                   |                                                             |                1 |              4 |
|  GEN_CLKALL/GEN_CLK0/CLK0 | RLINK/CORE/RL/n[dsp_dp]                                        |                                                             |                1 |              4 |
|  GEN_CLKALL/GEN_CLK0/CLK0 | SYS70/W11A/VMBOX/R_REGS_reg[acr_ac][0][0]                      | SYS70/W11A/SEQ/R_REGS_reg[acr_ac][3][0]                     |                1 |              4 |
|  GEN_CLKALL/GEN_CLK0/CLK0 | IBDR_SYS/IIST.I0/n[pge_pbe]                                    | SYS70/W11A/SEQ/R_REGS_reg[acr_ac][3][0]                     |                1 |              4 |
|  GEN_CLKALL/GEN_CLK1/CLK1 | RLINK/SERPORT/UART/RXTX/RX/R_REGS[bcnt][3]_i_2_n_0             | RLINK/SERPORT/UART/RXTX/RX/R_REGS[bcnt][3]_i_1_n_0          |                1 |              4 |
|  GEN_CLKALL/GEN_CLK0/CLK0 | RLINK/CORE/RL/DOFIFO/FIFO/FSM_onehot_R_LREGS_reg[state][5]     | RLINK/CORE/RL/DOFIFO/FIFO/FSM_onehot_R_LREGS_reg[state][29] |                3 |              4 |
|  GEN_CLKALL/GEN_CLK0/CLK0 | IBDR_SYS/IIST.I0/n[pge_pie]                                    | SYS70/W11A/SEQ/R_REGS_reg[acr_ac][3][0]                     |                1 |              4 |
|  GEN_CLKALL/GEN_CLK0/CLK0 | IBDR_SYS/RHRP.RPA/R_REGS[bae][5]_i_2_n_0                       | IBDR_SYS/RHRP.RPA/R_REGS[bae][5]_i_1_n_0                    |                1 |              4 |
|  GEN_CLKALL/GEN_CLK0/CLK0 | IBDR_SYS/IIST.I0/n[ste_sie]                                    | SYS70/W11A/SEQ/R_REGS_reg[acr_ac][3][0]                     |                1 |              4 |
|  GEN_CLKALL/GEN_CLK1/CLK1 | RLINK/SERPORT/UART/RXTX/TX/n[sreg]                             | RLINK/SERPORT/UART/RXTX/TX/R_REGS[bcnt][3]_i_1__0_n_0       |                2 |              4 |
|  GEN_CLKALL/GEN_CLK0/CLK0 | IBDR_SYS/IIST.I0/n[msk_bm]                                     | SYS70/W11A/SEQ/R_REGS_reg[acr_ac][3][0]                     |                1 |              4 |
|  GEN_CLKALL/GEN_CLK0/CLK0 | IBDR_SYS/RHRP.RPA/FSM_onehot_R_REGS_reg[state][8]_0            | SYS70/W11A/VMBOX/FSM_onehot_R_REGS_reg[state][8]_0          |                3 |              4 |
|  GEN_CLKALL/GEN_CLK1/CLK1 | RLINK/SERPORT/UART/AB/FSM_onehot_R_REGS[state][3]_i_1_n_0      | RLINK/SERPORT/CDC_RESET/RS_REQ_S1                           |                1 |              4 |
|  GEN_CLKALL/GEN_CLK0/CLK0 | SYS70/DMPCNT.I0/R_REGS_reg[psig_n_0_][23]                      | SYS70/DMPCNT.I0/PRE[23].ENA.CNT/R_CNT[4]_i_1__1_n_0         |                2 |              5 |
|  GEN_CLKALL/GEN_CLK0/CLK0 | SYS70/DMPCNT.I0/R_REGS_reg[psig_n_0_][1]                       | SYS70/DMPCNT.I0/PRE[1].ENA.CNT/R_CNT[4]_i_1__16_n_0         |                2 |              5 |
|  GEN_CLKALL/GEN_CLK0/CLK0 | SYS70/W11A/VMBOX/R_REGS_reg[rate][1][0]                        | SYS70/W11A/SEQ/R_SSR0_reg[seg_mode][0]                      |                1 |              5 |
|  GEN_CLKALL/GEN_CLK0/CLK0 | SYS70/DMPCNT.I0/R_REGS_reg[psig_n_0_][20]                      | SYS70/DMPCNT.I0/PRE[20].ENA.CNT/R_CNT[4]_i_1__19_n_0        |                2 |              5 |
|  GEN_CLKALL/GEN_CLK0/CLK0 | RLINK/CORE/RL/n[cpfunc]                                        |                                                             |                2 |              5 |
|  GEN_CLKALL/GEN_CLK0/CLK0 | SYS70/DMPCNT.I0/R_REGS_reg[psig_n_0_][21]                      | SYS70/DMPCNT.I0/PRE[21].ENA.CNT/R_CNT[4]_i_1__13_n_0        |                2 |              5 |
|  GEN_CLKALL/GEN_CLK0/CLK0 | SYS70/DMPCNT.I0/R_REGS_reg[psig_n_0_][22]                      | SYS70/DMPCNT.I0/PRE[22].ENA.CNT/R_CNT[4]_i_1__7_n_0         |                3 |              5 |
|  GEN_CLKALL/GEN_CLK0/CLK0 | RLINK/CORE/RL/n[raddr]                                         |                                                             |                4 |              5 |
|  GEN_CLKALL/GEN_CLK0/CLK0 | SYS70/DMPCNT.I0/R_REGS_reg[psig_n_0_][19]                      | SYS70/DMPCNT.I0/PRE[19].ENA.CNT/R_CNT[4]_i_1__4_n_0         |                2 |              5 |
|  GEN_CLKALL/GEN_CLK0/CLK0 | SYS70/DMPCNT.I0/R_REGS_reg[psig_n_0_][27]                      | SYS70/DMPCNT.I0/PRE[27].ENA.CNT/R_CNT[4]_i_1_n_0            |                2 |              5 |
|  GEN_CLKALL/GEN_CLK0/CLK0 | SYS70/W11A/VMBOX/MMU/SEL_SSR3/R_SSR3[ena_ubmap]                | SYS70/W11A/SEQ/R_SSR0_reg[seg_mode][0]                      |                1 |              5 |
|  GEN_CLKALL/GEN_CLK0/CLK0 | SYS70/W11A/VMBOX/MMU/SEL_SSR0/E[0]                             | SYS70/W11A/SEQ/R_SSR0_reg[seg_mode][0]                      |                1 |              5 |
|  GEN_CLKALL/GEN_CLK0/CLK0 | SYS70/DMPCNT.I0/R_REGS_reg[psig_n_0_][28]                      | SYS70/DMPCNT.I0/PRE[28].ENA.CNT/R_CNT[4]_i_1__27_n_0        |                2 |              5 |
|  GEN_CLKALL/GEN_CLK0/CLK0 | SYS70/DMPCNT.I0/R_REGS_reg[psig_n_0_][29]                      | SYS70/DMPCNT.I0/PRE[29].ENA.CNT/R_CNT[4]_i_1__26_n_0        |                2 |              5 |
|  GEN_CLKALL/GEN_CLK0/CLK0 | RLINK/CORE/RL/DOFIFO/FIFO/N_REGS[empty]                        |                                                             |                2 |              5 |
|  GEN_CLKALL/GEN_CLK0/CLK0 | RLINK/CORE/RL/n[swi_en]                                        |                                                             |                1 |              5 |
|  GEN_CLKALL/GEN_CLK0/CLK0 | RLINK/CORE/RL/R_REGS_reg[mode][0]                              |                                                             |                1 |              5 |
|  GEN_CLKALL/GEN_CLK0/CLK0 | SYS70/DMPCNT.I0/R_REGS_reg[psig_n_0_][12]                      | SYS70/DMPCNT.I0/PRE[12].ENA.CNT/R_CNT[4]_i_1__20_n_0        |                2 |              5 |
|  GEN_CLKALL/GEN_CLK0/CLK0 | RLINK/CORE/RL/n[irena]                                         |                                                             |                1 |              5 |
|  GEN_CLKALL/GEN_CLK0/CLK0 | SYS70/W11A/VMBOX/R_REGS_reg[pr1pcto][0]                        | IBDR_SYS/DEUNA.XUA/SR[0]                                    |                1 |              5 |
|  GEN_CLKALL/GEN_CLK0/CLK0 | SYS70/DMPCNT.I0/R_REGS_reg[psig_n_0_][18]                      | SYS70/DMPCNT.I0/PRE[18].ENA.CNT/R_CNT[4]_i_1__12_n_0        |                2 |              5 |
|  GEN_CLKALL/GEN_CLK0/CLK0 | IBDR_SYS/RHRP.RPA/n[ned]                                       | IBDR_SYS/RHRP.RPA/R_REGS[samax][5]_i_1_n_0                  |                3 |              5 |
|  GEN_CLKALL/GEN_CLK0/CLK0 | SYS70/DMPCNT.I0/R_REGS_reg[psig_n_0_][0]                       | SYS70/DMPCNT.I0/PRE[0].ENA.CNT/R_CNT[4]_i_1__22_n_0         |                2 |              5 |
|  GEN_CLKALL/GEN_CLK0/CLK0 | SYS70/DMPCNT.I0/R_REGS_reg[psig_n_0_][10]                      | SYS70/DMPCNT.I0/PRE[10].ENA.CNT/R_CNT[4]_i_1__11_n_0        |                2 |              5 |
|  GEN_CLKALL/GEN_CLK0/CLK0 | SYS70/W11A/VMBOX/R_REGS_reg[rdlycnt][4]_0                      |                                                             |                3 |              5 |
|  GEN_CLKALL/GEN_CLK0/CLK0 | SYS70/W11A/VMBOX/R_REGS_reg[rdlycnt][4]_0                      | SYS70/RB2CP/R_REGS_reg[rdlycnt][4]                          |                4 |              5 |
|  GEN_CLKALL/GEN_CLK0/CLK0 | SYS70/DMPCNT.I0/R_REGS_reg[psig_n_0_][11]                      | SYS70/DMPCNT.I0/PRE[11].ENA.CNT/R_CNT[4]_i_1__5_n_0         |                2 |              5 |
|  GEN_CLKALL/GEN_CLK0/CLK0 | SYS70/W11A/VMBOX/n[srpae]20_out                                | IBDR_SYS/TM11.TMA/SR[0]                                     |                2 |              5 |
|  GEN_CLKALL/GEN_CLK0/CLK0 | SYS70/DMPCNT.I0/R_REGS_reg[psig_n_0_][17]                      | SYS70/DMPCNT.I0/PRE[17].ENA.CNT/R_CNT[4]_i_1__18_n_0        |                3 |              5 |
|  GEN_CLKALL/GEN_CLK0/CLK0 | SYS70/DMPCNT.I0/R_REGS_reg[psig_n_0_][16]                      | SYS70/DMPCNT.I0/PRE[16].ENA.CNT/R_CNT[4]_i_1__24_n_0        |                2 |              5 |
|  GEN_CLKALL/GEN_CLK0/CLK0 | SYS70/DMPCNT.I0/R_REGS_reg[psig_n_0_][15]                      | SYS70/DMPCNT.I0/PRE[15].ENA.CNT/R_CNT[4]_i_1__2_n_0         |                2 |              5 |
|  GEN_CLKALL/GEN_CLK0/CLK0 | SYS70/DMPCNT.I0/R_REGS_reg[psig_n_0_][14]                      | SYS70/DMPCNT.I0/PRE[14].ENA.CNT/R_CNT[4]_i_1__8_n_0         |                2 |              5 |
|  GEN_CLKALL/GEN_CLK0/CLK0 | SYS70/DMPCNT.I0/R_REGS_reg[psig_n_0_][13]                      | SYS70/DMPCNT.I0/PRE[13].ENA.CNT/R_CNT[4]_i_1__14_n_0        |                2 |              5 |
|  GEN_CLKALL/GEN_CLK0/CLK0 | SYS70/DMPCNT.I0/R_REGS_reg[psig_n_0_][7]                       | SYS70/DMPCNT.I0/PRE[7].ENA.CNT/R_CNT[4]_i_1__3_n_0          |                2 |              5 |
|  GEN_CLKALL/GEN_CLK0/CLK0 | SYS70/DMPCNT.I0/R_REGS_reg[psig_n_0_][4]                       | SYS70/DMPCNT.I0/PRE[4].ENA.CNT/R_CNT[4]_i_1__21_n_0         |                2 |              5 |
|  GEN_CLKALL/GEN_CLK1/CLK1 | RLINK/SERPORT/TXFIFO/GCR/GRAY_5.CNT/E[0]                       | RLINK/SERPORT/TXFIFO/GCR/GRAY_5.CNT/GCR_RST                 |                2 |              5 |
|  GEN_CLKALL/GEN_CLK0/CLK0 | HIO/HIO/HIO/DEB.DEB_BTN/n[dref]                                |                                                             |                2 |              5 |
|  GEN_CLKALL/GEN_CLK0/CLK0 | SYS70/DMPCNT.I0/R_REGS_reg[psig_n_0_][3]                       | SYS70/DMPCNT.I0/PRE[3].ENA.CNT/R_CNT[4]_i_1__6_n_0          |                2 |              5 |
|  GEN_CLKALL/GEN_CLK0/CLK0 | SYS70/DMPCNT.I0/R_REGS_reg[psig_n_0_][31]                      | SYS70/DMPCNT.I0/PRE[31].ENA.CNT/clear                       |                2 |              5 |
|  GEN_CLKALL/GEN_CLK0/CLK0 | SYS70/DMPCNT.I0/R_REGS_reg[psig_n_0_][5]                       | SYS70/DMPCNT.I0/PRE[5].ENA.CNT/R_CNT[4]_i_1__15_n_0         |                2 |              5 |
|  GEN_CLKALL/GEN_CLK0/CLK0 | IBDR_SYS/RL11.RLA/n[mprem]                                     | SYS70/W11A/SEQ/R_SSR0_reg[seg_mode][0]                      |                2 |              5 |
|  GEN_CLKALL/GEN_CLK0/CLK0 | RLINK/CORE/RL/R_LREGS[cnt][15]_i_2_n_0                         | RLINK/CORE/RL/R_LREGS[cnt][15]_i_1_n_0                      |                1 |              5 |
|  GEN_CLKALL/GEN_CLK0/CLK0 |                                                                | HIO/HIO/HIO/DEB.DEB_BTN/n[dref]                             |                2 |              5 |
|  GEN_CLKALL/GEN_CLK0/CLK0 |                                                                | RLINK/CORE/RL/R_REGS_reg[saddr][4]                          |                2 |              5 |
|  GEN_CLKALL/GEN_CLK0/CLK0 | SYS70/DMPCNT.I0/R_REGS_reg[psig_n_0_][6]                       | SYS70/DMPCNT.I0/PRE[6].ENA.CNT/R_CNT[4]_i_1__9_n_0          |                2 |              5 |
|  GEN_CLKALL/GEN_CLK0/CLK0 | SYS70/W11A/SEQ/immu_cntl[req]                                  | SYS70/RB2CP/SR[0]                                           |                4 |              5 |
|  GEN_CLKALL/GEN_CLK0/CLK0 | SYS70/DMPCNT.I0/R_REGS_reg[psig_n_0_][8]                       | SYS70/DMPCNT.I0/PRE[8].ENA.CNT/R_CNT[4]_i_1__23_n_0         |                2 |              5 |
|  GEN_CLKALL/GEN_CLK0/CLK0 | SYS70/DMPCNT.I0/R_REGS_reg[psig_n_0_][9]                       | SYS70/DMPCNT.I0/PRE[9].ENA.CNT/R_CNT[4]_i_1__17_n_0         |                2 |              5 |
|  GEN_CLKALL/GEN_CLK0/CLK0 | RLINK/SERPORT/RXFIFO/GCR/GRAY_5.CNT/E[0]                       | RLINK/SERPORT/RXFIFO/GCR/GRAY_5.CNT/GCR_RST                 |                2 |              5 |
|  GEN_CLKALL/GEN_CLK0/CLK0 | RLINK/SERPORT/TXFIFO/GCW/GRAY_5.CNT/E[0]                       | RLINK/SERPORT/TXFIFO/GCW/GRAY_5.CNT/GCW_RST                 |                2 |              5 |
|  GEN_CLKALL/GEN_CLK0/CLK0 | SYS70/DMPCNT.I0/R_REGS_reg[psig_n_0_][30]                      | SYS70/DMPCNT.I0/PRE[30].ENA.CNT/R_CNT[4]_i_1__25_n_0        |                2 |              5 |
|  GEN_CLKALL/GEN_CLK1/CLK1 | RLINK/SERPORT/RXFIFO/GCW/GRAY_5.CNT/E[0]                       | RLINK/SERPORT/RXFIFO/GCW/GRAY_5.CNT/GCW_RST                 |                2 |              5 |
|  GEN_CLKALL/GEN_CLK0/CLK0 | SYS70/DMPCNT.I0/R_REGS_reg[psig_n_0_][2]                       | SYS70/DMPCNT.I0/PRE[2].ENA.CNT/R_CNT[4]_i_1__10_n_0         |                2 |              5 |
|  GEN_CLKALL/GEN_CLK0/CLK0 | SYS70/W11A/SEQ/R_PSW_reg[rset][0]                              |                                                             |                4 |              5 |
|  GEN_CLKALL/GEN_CLK0/CLK0 |                                                                | SYS70/RB2CP/SS[0]                                           |                2 |              6 |
|  GEN_CLKALL/GEN_CLK0/CLK0 | SYS70/W11A/VMBOX/R_REGS_reg[crunit][1][0]                      | IBDR_SYS/TM11.TMA/SR[0]                                     |                3 |              6 |
|  GEN_CLKALL/GEN_CLK0/CLK0 | SYS70/W11A/VMBOX/R_REGS_reg[cr_distrap][0]                     | SYS70/W11A/SEQ/R_SSR0_reg[seg_mode][0]                      |                3 |              6 |
|  GEN_CLKALL/GEN_CLK0/CLK0 | IBDR_SYS/RHRP.RPA/iscinc11_out                                 | IBDR_SYS/RHRP.RPA/n[sc]                                     |                2 |              6 |
|  GEN_CLKALL/GEN_CLK0/CLK0 | SYS70/RB2CP/R_REGS[addr][21]_i_1_n_0                           |                                                             |                3 |              6 |
|  GEN_CLKALL/GEN_CLK0/CLK0 | IBDR_SYS/RHRP.RPA/n[ned]                                       | IBDR_SYS/RHRP.RPA/R_REGS[samax][3]_i_1_n_0                  |                2 |              6 |
|  GEN_CLKALL/GEN_CLK0/CLK0 | SYS70/W11A/SEQ/R_SHC_reg[0][0]                                 | SYS70/W11A/SEQ/R_SHC_reg[4][0]                              |                4 |              6 |
|  GEN_CLKALL/GEN_CLK0/CLK0 | SYS70/CACHE/CMEM_TAG/E[0]                                      | SYS70/W11A/SEQ/R_SSR0_reg[seg_mode][0]                      |                4 |              6 |
|  GEN_CLKALL/GEN_CLK0/CLK0 | SYS70/W11A/VMBOX/UBMAP/SEL/iwe2                                |                                                             |                2 |              6 |
|  GEN_CLKALL/GEN_CLK0/CLK0 | SYS70/W11A/SEQ/R_REGS_reg[rdlycnt][4]                          |                                                             |                4 |              6 |
|  GEN_CLKALL/GEN_CLK0/CLK0 | SYS70/W11A/SEQ/nstatus[intvect]                                | SYS70/RB2CP/SR[0]                                           |                2 |              6 |
|  GEN_CLKALL/GEN_CLK0/CLK0 |                                                                | SYS70/W11A/SEQ/R_CPUERR_reg[illhlt]0                        |                4 |              6 |
|  GEN_CLKALL/GEN_CLK1/CLK1 | RLINK/SERPORT/UART/AB/n[mcnt]                                  | RLINK/SERPORT/CDC_RESET/RS_REQ_S1                           |                3 |              7 |
|  GEN_CLKALL/GEN_CLK0/CLK0 |                                                                | RLINK/CORE/RL/R_BREGS[btocnt][6]_i_1_n_0                    |                3 |              7 |
|  GEN_CLKALL/GEN_CLK0/CLK0 | IBDR_SYS/RHRP.RPA/n[ffunc]                                     |                                                             |                3 |              7 |
|  GEN_CLKALL/GEN_CLK0/CLK0 | SYS70/W11A/SEQ/p_0_in_0[0]                                     |                                                             |                3 |              7 |
|  GEN_CLKALL/GEN_CLK0/CLK0 | GEN_CLKALL/DIV_CLK0/CE0_USEC                                   |                                                             |                4 |              7 |
|  GEN_CLKALL/GEN_CLK0/CLK0 | SYS70/W11A/VMBOX/MMU/SADR/SDR_SLF/SDR_SLF_WE                   |                                                             |                2 |              7 |
|  GEN_CLKALL/GEN_CLK1/CLK1 | RLINK/SERPORT/UART/RXTX/RX/FSM_onehot_R_REGS[state][6]_i_2_n_0 | RLINK/SERPORT/UART/AB/in1                                   |                4 |              7 |
|  GEN_CLKALL/GEN_CLK0/CLK0 | SYS70/W11A/VMBOX/R_REGS_reg[buf][6][0]                         | SYS70/W11A/SEQ/R_SSR0_reg[seg_mode][0]                      |                5 |              7 |
|  GEN_CLKALL/GEN_CLK0/CLK0 | SYS70/W11A/VMBOX/UBMAP/SEL/iwe0                                |                                                             |                2 |              7 |
|  GEN_CLKALL/GEN_CLK0/CLK0 | SYS70/W11A/VMBOX/R_REGS_reg[ba][15][0]                         | IBDR_SYS/TM11.TMA/SR[0]                                     |                2 |              7 |
|  GEN_CLKALL/GEN_CLK0/CLK0 | SYS70/W11A/VMBOX/E[0]                                          | SYS70/W11A/SEQ/R_SSR0_reg[seg_mode][0]                      |                2 |              7 |
|  GEN_CLKALL/GEN_CLK0/CLK0 | RLINK/CORE/RL/DOFIFO/FIFO/FSM_onehot_R_LREGS_reg[state][5]     | RLINK/CORE/RL/DOFIFO/FIFO/FSM_onehot_R_LREGS_reg[state][12] |                4 |              7 |
|  GEN_CLKALL/GEN_CLK0/CLK0 | RLINK/CORE/RL/FSM_onehot_R_LREGS_reg[state_n_0_][5]            |                                                             |                1 |              8 |
|  GEN_CLKALL/GEN_CLK0/CLK0 | RLINK/CORE/RL/R_LREGS[cnt][7]_i_1_n_0                          |                                                             |                4 |              8 |
|  GEN_CLKALL/GEN_CLK0/CLK0 | RLINK/CORE/RL/R_LREGS[din][15]_i_1_n_0                         |                                                             |                3 |              8 |
|  GEN_CLKALL/GEN_CLK0/CLK0 | RLINK/CORE/RL/DOFIFO/FIFO/n[dinl]                              |                                                             |                1 |              8 |
|  GEN_CLKALL/GEN_CLK0/CLK0 | RLINK/CORE/RL/R_LREGS[din][7]_i_1_n_0                          |                                                             |                2 |              8 |
|  GEN_CLKALL/GEN_CLK0/CLK0 | RLINK/CORE/RL/FSM_onehot_R_LREGS_reg[state_n_0_][4]            |                                                             |                1 |              8 |
|  GEN_CLKALL/GEN_CLK0/CLK0 | SYS70/RB2CP/E[0]                                               | SYS70/RB2CP/SR[0]                                           |                2 |              8 |
|  GEN_CLKALL/GEN_CLK0/CLK0 | RLINK/CORE/RL/R_LREGS[atocnt][7]_i_1_n_0                       |                                                             |                5 |              8 |
|  GEN_CLKALL/GEN_CLK0/CLK0 | RLINK/CORE/RL/R_LREGS[lcmd][7]_i_1_n_0                         |                                                             |                2 |              8 |
|  GEN_CLKALL/GEN_CLK0/CLK0 | IBDR_SYS/IIST.I0/R_REGS[stc_count][7]_i_1_n_0                  | SYS70/W11A/SEQ/R_REGS_reg[acr_ac][3][0]                     |                3 |              8 |
|  GEN_CLKALL/GEN_CLK0/CLK0 | SYS70/W11A/VMBOX/MMU/SADR/SAR_LOW/SAR_LOW_WE                   |                                                             |                2 |              8 |
|  GEN_CLKALL/GEN_CLK0/CLK0 | SYS70/W11A/VMBOX/MMU/SADR/SAR_HIGH/SAR_HIGH_WE                 |                                                             |                2 |              8 |
|  GEN_CLKALL/GEN_CLK0/CLK0 | SYS70/W11A/VMBOX/SEL__0/E[0]                                   | SYS70/W11A/SEQ/R_SSR0_reg[seg_mode][0]                      |                2 |              8 |
|  GEN_CLKALL/GEN_CLK0/CLK0 | SYS70/W11A/SEQ/p_0_in_0[1]                                     |                                                             |                4 |              8 |
|  GEN_CLKALL/GEN_CLK0/CLK0 | RLINK/CORE/RL/out[1]                                           |                                                             |                4 |              8 |
|  GEN_CLKALL/GEN_CLK0/CLK0 | SYS70/W11A/REG70/R_REGS_reg[mbrk]0__0                          | SYS70/W11A/SEQ/CRESET                                       |                4 |              8 |
|  GEN_CLKALL/GEN_CLK0/CLK0 | IBDR_SYS/RL11.RLA/MEM_0/imem_we1                               |                                                             |                2 |              8 |
|  GEN_CLKALL/GEN_CLK0/CLK0 | IBDR_SYS/RL11.RLA/MEM_0/imem_we0                               |                                                             |                2 |              8 |
|  GEN_CLKALL/GEN_CLK0/CLK0 | IBDR_SYS/IIST.I0/R_REGS[tcnt256][7]_i_2_n_0                    | IBDR_SYS/IIST.I0/R_REGS[tcnt256][7]_i_1_n_0                 |                3 |              8 |
|  GEN_CLKALL/GEN_CLK0/CLK0 | SYS70/W11A/VMBOX/R_REGS_reg[xbuf][7][0]                        | SYS70/W11A/SEQ/R_SSR0_reg[seg_mode][0]                      |                1 |              8 |
|  GEN_CLKALL/GEN_CLK0/CLK0 | IBDR_SYS/RHRP.RPA/R_REGS[idlycnt][7]_i_1_n_0                   |                                                             |                3 |              8 |
|  GEN_CLKALL/GEN_CLK0/CLK0 | IBDR_SYS/RHRP.RPA/MEM_0/imem_we0                               |                                                             |                2 |              8 |
|  GEN_CLKALL/GEN_CLK0/CLK0 | IBDR_SYS/RHRP.RPA/MEM_1/imem_we1                               |                                                             |                2 |              8 |
|  GEN_CLKALL/GEN_CLK0/CLK0 |                                                                | HIO/R_REGS[ledin][15]_i_1_n_0                               |                3 |              8 |
|  GEN_CLKALL/GEN_CLK1/CLK1 | RLINK/SERPORT/UART/RXTX/RX/n[sreg]                             |                                                             |                2 |              8 |
|  GEN_CLKALL/GEN_CLK1/CLK1 | RLINK/SERPORT/UART/RXTX/RX/E[0]                                | RLINK/SERPORT/UART/AB/in1                                   |                1 |              8 |
|  GEN_CLKALL/GEN_CLK1/CLK1 | RLINK/SERPORT/UART/RXTX/TX/R_REGS[sreg][7]_i_1_n_0             |                                                             |                2 |              8 |
|  GEN_CLKALL/GEN_CLK1/CLK1 | RLINK/SERPORT/XONTX/R_REGS_reg[ibuf]0                          | RLINK/SERPORT/UART/AB/in1                                   |                1 |              8 |
|  GEN_CLKALL/GEN_CLK0/CLK0 | SYS70/W11A/VMBOX/MMU/SSR12/SEL_SSR1/R_SSR1_reg[rb_num][0]_1[0] | SYS70/W11A/SEQ/CRESET                                       |                5 |              8 |
|  GEN_CLKALL/GEN_CLK0/CLK0 | SYS70/W11A/VMBOX/R_REGS_reg[xbuf][7]_0[0]                      | SYS70/W11A/SEQ/R_SSR0_reg[seg_mode][0]                      |                2 |              8 |
|  GEN_CLKALL/GEN_CLK0/CLK0 | SYS70/W11A/VMBOX/R_REGS_reg[rbuf][0]_2[0]                      | SYS70/W11A/SEQ/R_SSR0_reg[seg_mode][0]                      |                7 |              8 |
|  GEN_CLKALL/GEN_CLK0/CLK0 | SYS70/W11A/VMBOX/R_REGS_reg[rbuf][0]_1[0]                      | SYS70/W11A/SEQ/R_SSR0_reg[seg_mode][0]                      |                7 |              8 |
|  GEN_CLKALL/GEN_CLK0/CLK0 | SYS70/W11A/VMBOX/R_REGS_reg[rbuf][0]_0[0]                      | SYS70/W11A/SEQ/R_SSR0_reg[seg_mode][0]                      |                5 |              8 |
|  GEN_CLKALL/GEN_CLK0/CLK0 | SYS70/W11A/VMBOX/R_REGS_reg[pbuf][0][0]                        | SYS70/W11A/SEQ/R_SSR0_reg[seg_mode][0]                      |                2 |              8 |
|  GEN_CLKALL/GEN_CLK0/CLK0 | SYS70/W11A/VMBOX/R_REGS_reg[idlyval][0][0]                     |                                                             |                3 |              8 |
|  GEN_CLKALL/GEN_CLK0/CLK0 | SYS70/W11A/VMBOX/R_REGS_reg[dreg][15][1]                       | SYS70/RB2CP/SR[0]                                           |                1 |              8 |
|  GEN_CLKALL/GEN_CLK0/CLK0 | SYS70/W11A/VMBOX/R_REGS_reg[dreg][15][0]                       | SYS70/RB2CP/SR[0]                                           |                1 |              8 |
|  GEN_CLKALL/GEN_CLK0/CLK0 | SYS70/W11A/VMBOX/R_REGS_reg[da][8][1]                          | SYS70/W11A/SEQ/R_SSR0_reg[seg_mode][0]                      |                3 |              8 |
|  GEN_CLKALL/GEN_CLK0/CLK0 | SYS70/W11A/VMBOX/R_REGS_reg[da][8][0]                          | SYS70/W11A/SEQ/R_SSR0_reg[seg_mode][0]                      |                2 |              8 |
|  GEN_CLKALL/GEN_CLK0/CLK0 | SYS70/W11A/VMBOX/R_REGS_reg[bc][15][1]                         | IBDR_SYS/TM11.TMA/SR[0]                                     |                2 |              8 |
|  GEN_CLKALL/GEN_CLK0/CLK0 | SYS70/W11A/VMBOX/R_REGS_reg[bc][15][0]                         | IBDR_SYS/TM11.TMA/SR[0]                                     |                2 |              8 |
|  GEN_CLKALL/GEN_CLK0/CLK0 | SYS70/W11A/VMBOX/R_REGS_reg[ba][15][1]                         | IBDR_SYS/TM11.TMA/SR[0]                                     |                3 |              8 |
|  GEN_CLKALL/GEN_CLK0/CLK0 | SYS70/W11A/VMBOX/MEM_1_WE                                      |                                                             |                2 |              8 |
|  GEN_CLKALL/GEN_CLK0/CLK0 | SYS70/W11A/VMBOX/MEM_0_WE                                      |                                                             |                2 |              8 |
|  GEN_CLKALL/GEN_CLK0/CLK0 | SYS70/W11A/VMBOX/UBMAP/SEL/iwe1                                |                                                             |                2 |              8 |
|  GEN_CLKALL/GEN_CLK0/CLK0 | SYS70/W11A/VMBOX/MMU/SSR12/SEL_SSR1/E[0]                       | SYS70/W11A/SEQ/CRESET                                       |                4 |              8 |
|  GEN_CLKALL/GEN_CLK0/CLK0 | IBDR_SYS/RL11.RLA/FSM_onehot_R_REGS[state][8]_i_1__1_n_0       | SYS70/W11A/SEQ/R_SSR0_reg[seg_mode][0]                      |                6 |              9 |
|  GEN_CLKALL/GEN_CLK0/CLK0 | IBDR_SYS/RL11.RLA/n[seekcac]                                   | SYS70/W11A/SEQ/R_SSR0_reg[seg_mode][0]                      |                6 |              9 |
|  GEN_CLKALL/GEN_CLK1/CLK1 |                                                                | RLINK/SERPORT/UART/AB/in1                                   |                6 |              9 |
|  GEN_CLKALL/GEN_CLK0/CLK0 | SYS70/W11A/VMBOX/R_REGS[paddr_iopage][8]_i_1_n_0               |                                                             |                3 |              9 |
|  GEN_CLKALL/GEN_CLK0/CLK0 | RLINK/CORE/RL/DOFIFO/FIFO/E[0]                                 |                                                             |                3 |              9 |
|  GEN_CLKALL/GEN_CLK0/CLK0 | GEN_CLKALL/DIV_CLK0/n[mcnt]                                    |                                                             |                4 |             10 |
|  GEN_CLKALL/GEN_CLK0/CLK0 | RLINK/CORE/RL/R_REGS_reg[dataval][0]                           |                                                             |                4 |             10 |
|  GEN_CLKALL/GEN_CLK1/CLK1 | GEN_CLKALL/DIV_CLK1/n[mcnt]                                    |                                                             |                3 |             10 |
|  GEN_CLKALL/GEN_CLK0/CLK0 | RLINK/CORE/RL/SEL/n[anena]                                     |                                                             |                4 |             10 |
|  GEN_CLKALL/GEN_CLK0/CLK0 |                                                                | IBDR_SYS/DEUNA.XUA/SR[0]                                    |                5 |             10 |
|  GEN_CLKALL/GEN_CLK0/CLK0 | IBDR_SYS/RL11.RLA/n[seekcan]                                   | SYS70/W11A/SEQ/R_SSR0_reg[seg_mode][0]                      |                4 |             10 |
|  GEN_CLKALL/GEN_CLK0/CLK0 | RLINK/CORE/RL/R_BREGS[cnt][10]_i_1_n_0                         |                                                             |                4 |             11 |
|  GEN_CLKALL/GEN_CLK0/CLK0 | RLINK/CORE/RL/R_BREGS[dcnt][10]_i_2_n_0                        | RLINK/CORE/RL/dcnt_clear                                    |                5 |             11 |
|  GEN_CLKALL/GEN_CLK0/CLK0 | BRAM_CTL/out[0]                                                | SYS70/RB2CP/SR[0]                                           |                5 |             11 |
|  GEN_CLKALL/GEN_CLK0/CLK0 | RLINK/CORE/RL/DOFIFO/FIFO/R_LREGS_reg[rtaddra][0]              | RLINK/CORE/RL/addra_clear                                   |                3 |             12 |
|  GEN_CLKALL/GEN_CLK0/CLK0 | RLINK/CORE/RL/DOFIFO/FIFO/R_LREGS_reg[bcnt][0]                 |                                                             |                3 |             12 |
|  GEN_CLKALL/GEN_CLK0/CLK0 | SMRB.I0/SMRB/n[temp]                                           |                                                             |                5 |             12 |
|  GEN_CLKALL/GEN_CLK0/CLK0 | RLINK/CORE/RL/R_LREGS[rtaddrb][0]_i_2_n_0                      | RLINK/CORE/B2CD/n[rtaddrb_red]17_out                        |                3 |             12 |
|  GEN_CLKALL/GEN_CLK0/CLK0 | RLINK/CORE/RL/FSM_onehot_R_BREGS[state][12]_i_1_n_0            |                                                             |                7 |             13 |
|  GEN_CLKALL/GEN_CLK1/CLK1 | RLINK/SERPORT/UART/RXTX/RX/R_REGS[dcnt][0]_i_1_n_0             |                                                             |                4 |             13 |
|  GEN_CLKALL/GEN_CLK0/CLK0 |                                                                | IBDR_SYS/TM11.TMA/SR[0]                                     |                6 |             13 |
|  GEN_CLKALL/GEN_CLK1/CLK1 | RLINK/SERPORT/UART/AB/n[ccnt]                                  | RLINK/SERPORT/CDC_RESET/RS_REQ_S1                           |                4 |             15 |
|  GEN_CLKALL/GEN_CLK0/CLK0 | RLINK/CORE/RL/R_REGS_reg[addr][14]                             |                                                             |                8 |             15 |
|  GEN_CLKALL/GEN_CLK0/CLK0 | RLINK/CORE/RL/R_REGS_reg[hilim][15]                            |                                                             |                5 |             15 |
|  GEN_CLKALL/GEN_CLK0/CLK0 | RLINK/CORE/RL/R_REGS_reg[lolim][15]                            |                                                             |                4 |             15 |
|  GEN_CLKALL/GEN_CLK0/CLK0 | SYS70/W11A/VMBOX/p_0_in[0]                                     | IBDR_SYS/DEUNA.XUA/SR[0]                                    |                4 |             15 |
|  GEN_CLKALL/GEN_CLK0/CLK0 | RLINK/CORE/RL/n[hilim]                                         |                                                             |                5 |             15 |
|  GEN_CLKALL/GEN_CLK0/CLK0 | RLINK/CORE/RL/n[lolim]                                         |                                                             |                5 |             15 |
|  GEN_CLKALL/GEN_CLK0/CLK0 | RLINK/SERPORT/TXFIFO/GCW/GRAY_5.CNT/E[0]                       |                                                             |                2 |             16 |
|  GEN_CLKALL/GEN_CLK0/CLK0 | SYS70/W11A/SEQ/E[0]                                            | SYS70/W11A/SEQ/CRESET                                       |                6 |             16 |
|  GEN_CLKALL/GEN_CLK0/CLK0 | SYS70/W11A/SEQ/DOUT0_1[0]                                      |                                                             |                9 |             16 |
|  GEN_CLKALL/GEN_CLK0/CLK0 | SYS70/W11A/SEQ/DOUT0_0[0]                                      |                                                             |                9 |             16 |
|  GEN_CLKALL/GEN_CLK0/CLK0 | SYS70/W11A/SEQ/WE1                                             |                                                             |                2 |             16 |
|  GEN_CLKALL/GEN_CLK0/CLK0 | SYS70/W11A/SEQ/WE                                              |                                                             |                2 |             16 |
|  GEN_CLKALL/GEN_CLK0/CLK0 | HIO/HIO/HIO/DEB.DEB_SWI/n[dref]                                |                                                             |                6 |             16 |
|  GEN_CLKALL/GEN_CLK0/CLK0 | SMRB.I0/SM_EOS                                                 |                                                             |                4 |             16 |
|  GEN_CLKALL/GEN_CLK0/CLK0 |                                                                | HIO/HIO/HIO/DEB.DEB_SWI/n[dref]                             |                5 |             16 |
|  GEN_CLKALL/GEN_CLK1/CLK1 | RLINK/SERPORT/RXFIFO/GCW/GRAY_5.CNT/E[0]                       |                                                             |                2 |             16 |
|  GEN_CLKALL/GEN_CLK0/CLK0 | IBDR_SYS/KW11P.I0/R_REGS[ctr][15]_i_1_n_0                      | SYS70/W11A/SEQ/R_SSR0_reg[seg_mode][0]                      |               10 |             16 |
|  GEN_CLKALL/GEN_CLK0/CLK0 | SYS70/W11A/SEQ/R_DD_L_reg[0][0]                                |                                                             |                8 |             16 |
|  GEN_CLKALL/GEN_CLK0/CLK0 | RLINK/CORE/RL/DOFIFO/FIFO/R_CRC_reg[15][0]                     | RLINK/CORE/RL/out[0]                                        |                6 |             16 |
|  GEN_CLKALL/GEN_CLK0/CLK0 | RLINK/CORE/RL/ICRC/icrcena                                     | RLINK/CORE/RL/out[0]                                        |                6 |             16 |
|  GEN_CLKALL/GEN_CLK0/CLK0 | SYS70/W11A/VMBOX/R_REGS_reg[sreg][0][0]                        | SYS70/RB2CP/SR[0]                                           |                8 |             16 |
|  GEN_CLKALL/GEN_CLK0/CLK0 | SYS70/W11A/VMBOX/R_REGS_reg[csb][0]                            | IBDR_SYS/KW11P.I0/R_REGS[csb][15]_i_1_n_0                   |                5 |             16 |
|  GEN_CLKALL/GEN_CLK0/CLK0 | RLINK/CORE/RL/n[led]                                           |                                                             |                9 |             16 |
|  GEN_CLKALL/GEN_CLK0/CLK0 | SYS70/W11A/VMBOX/MMU/SADR/E[0]                                 | SYS70/RB2CP/SR[0]                                           |                8 |             16 |
|  GEN_CLKALL/GEN_CLK0/CLK0 | RLINK/CORE/RL/n[rbdout]                                        |                                                             |               10 |             16 |
|  GEN_CLKALL/GEN_CLK0/CLK0 | RLINK/CORE/RL/p_1_out[0]                                       |                                                             |                5 |             16 |
|  GEN_CLKALL/GEN_CLK0/CLK0 | SYS70/W11A/SEQ/R_STATUS_reg[cmdack]_0[0]                       | SYS70/W11A/SEQ/CRESET                                       |                7 |             16 |
|  GEN_CLKALL/GEN_CLK0/CLK0 | SYS70/W11A/SEQ/R_IREG_reg[0][0]                                |                                                             |                9 |             16 |
|  GEN_CLKALL/GEN_CLK0/CLK0 | SYS70/W11A/SEQ/R_DTMP_reg[0][0]                                |                                                             |               12 |             16 |
|  GEN_CLKALL/GEN_CLK0/CLK0 | SYS70/W11A/VMBOX/R_REGS[mdin][15]_i_1_n_0                      | SYS70/RB2CP/SR[0]                                           |               11 |             18 |
|  GEN_CLKALL/GEN_CLK0/CLK0 | IBDR_SYS/RHRP.RPA/FSM_onehot_R_REGS_reg[state][8]_0            |                                                             |               11 |             18 |
|  GEN_CLKALL/GEN_CLK0/CLK0 |                                                                | SYS70/DMPCNT.I0/R_REGS[psig][31]_i_1_n_0                    |               10 |             18 |
|  GEN_CLKALL/GEN_CLK0/CLK0 | RLINK/CORE/RL/DOFIFO/FIFO/RAM/N_REGS[full]                     |                                                             |                4 |             21 |
|  GEN_CLKALL/GEN_CLK0/CLK0 | SYS70/W11A/VMBOX/out[0]                                        | SYS70/RB2CP/SR[0]                                           |                8 |             23 |
|  GEN_CLKALL/GEN_CLK0/CLK0 | RLINK/CORE/RL/DOFIFO/FIFO/FSM_onehot_R_LREGS_reg[state][5]     |                                                             |               19 |             29 |
|  GEN_CLKALL/GEN_CLK0/CLK0 |                                                                | SYS70/W11A/SEQ/R_REGS_reg[acr_ac][3][0]                     |               17 |             30 |
|  GEN_CLKALL/GEN_CLK0/CLK0 |                                                                | IBDR_SYS/RK11.RKA/R_REGS_reg[ibsel]0                        |               23 |             31 |
|  GEN_CLKALL/GEN_CLK0/CLK0 | BRAM_CTL/out[3]                                                | SYS70/RB2CP/SR[0]                                           |               15 |             32 |
|  GEN_CLKALL/GEN_CLK0/CLK0 | SYS70/DMPCNT.I0/R_REGS[dout][31]_i_1_n_0                       |                                                             |               11 |             32 |
|  GEN_CLKALL/GEN_CLK0/CLK0 | SYS70/CACHE/out[0]                                             | SYS70/RB2CP/SR[0]                                           |               22 |             41 |
|  GEN_CLKALL/GEN_CLK0/CLK0 | IBDR_SYS/RHRP.RPA/n[ned]                                       |                                                             |               19 |             41 |
|  GEN_CLKALL/GEN_CLK0/CLK0 | SYS70/W11A/SEQ/out[2]                                          | SYS70/RB2CP/SR[0]                                           |               27 |             44 |
|  GEN_CLKALL/GEN_CLK0/CLK0 |                                                                | SYS70/RB2CP/SR[0]                                           |               34 |             50 |
|  GEN_CLKALL/GEN_CLK0/CLK0 |                                                                | SYS70/W11A/SEQ/R_SSR0_reg[seg_mode][0]                      |               41 |             54 |
|  GEN_CLKALL/GEN_CLK1/CLK1 |                                                                |                                                             |               29 |             74 |
|  GEN_CLKALL/GEN_CLK0/CLK0 | BRAM_CTL/n[muxaddr]                                            | SYS70/RB2CP/SR[0]                                           |               39 |             84 |
|  GEN_CLKALL/GEN_CLK0/CLK0 | SYS70/W11A/SEQ/FSM_onehot_R_STATE[112]_i_1_n_0                 | SYS70/RB2CP/SR[0]                                           |               69 |            113 |
|  GEN_CLKALL/GEN_CLK0/CLK0 |                                                                |                                                             |              292 |            515 |
+---------------------------+----------------------------------------------------------------+-------------------------------------------------------------+------------------+----------------+


+--------+-----------------------+
| Fanout | Number of ControlSets |
+--------+-----------------------+
| 1      |                     3 |
| 2      |                     3 |
| 3      |                     1 |
| 4      |                    34 |
| 5      |                    54 |
| 6      |                    12 |
| 7      |                    12 |
| 8      |                    46 |
| 9      |                     5 |
| 10     |                     6 |
| 11     |                     3 |
| 12     |                     4 |
| 13     |                     3 |
| 15     |                     7 |
| 16+    |                    42 |
+--------+-----------------------+


